Senior Engineer für digitale Verifikation (UVM / SystemVerilog) - ASIC (m/w/d)
Ihre Aufgaben:
- Unterstützung des Teams im Bereich der digitalen Verifikation
- Ziel des Projekts ist die eigenverantwortliche Durchführung und Optimierung von Verifikationsprozessen für ein ASIC-Projekt (Entwicklung von Verifikationsplänen, Entwicklung und Implementierung von Test Benches und Test Cases, Durchführung und Analyse von Regression-Simulationen)
Ihre Qualifikationen:
- Fundierte, langjährige Erfahrung in der digitalen Verifikation von ASIC-Designs
- Nachweisbare Expertise in der Constrained Random Verification
- Exzellente Kenntnisse und sicherer Umgang mit UVM (Universal Verification Methodology) und SystemVerilog
- Praktische Erfahrung in der Entwicklung oder Verifikation mit C++ oder SystemC
- Praktische Erfahrung mit Verification Tools von Cadence
Ihre Vorteile:
- Projekt mit Aussicht auf Verlängerung
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